解密AMD面向未来的小芯片设计

Chiplet，小芯片，也被译为芯粒，其核心思想是通过预先开发设计好的die直接集成到IC封装中，以此来降低芯片开发的时间和成本。

目前主流的做法是，如果要打造一颗高性能的芯片，需要开发一个片上系统（SoC），然后借助晶圆代工厂的先进工艺将里面的功能单元微缩，在相同面积或者更小面积的裸片上实现更高的性能。很明显，随着特征尺寸逐渐逼近物理极限，且工艺复杂度越来越高，这条路越走下去难度会越大。

通俗地讲，小芯片的方式就是像搭积木一样制造芯片，AMD、英特尔、台积电、Marvell、Cadence等产业巨头对其都颇为关注，将其视为延续摩尔定律的选择之一。在这里，我们看一下AMD在小芯片方面的布局。

可以说，业界如今对于小芯片的关注，AMD在其中起到了重要作用。小芯片概念最早可以追溯到上世纪七十年代的多芯片模组——将原来制造好的芯片再加以组装。2014 年，芯片设计公司开始关注到这项技术。2016年，美国国防部高级研究计划局Darpa 启动Chips 项目，里面提到了chiplet Reuse的想法。但小芯片真正声名鹊起还是因为AMD EYPC系列CPU的成功。

2017年，AMD 在其“Zen 2”架构中使用小芯片来开发EYPC 服务器处理器“Naples”，根据当时的AMD工程师表述，采用这样的创新方式，比片上系统设计减少了一半的成本，并大幅降低了设计时间。随后，AMD在消费级 CPU和企业级EPYC 处理器中都部署了“Zen 2”小芯片技术。

AMD在官网中提到，“Zen 2”核心在“Zen”架构之上进行了重大更新。主要优势如下：
·时钟周期指令数提升高达 15％
·3 级高速缓存容量翻倍（高达32MB）
·浮点吞吐能力翻倍（256位）
·OpCache 容量翻倍（4K）
·Infinity Fabric 带宽翻倍（512位）
·全新的 TAGE 分支预测器

通过采用7nm工艺的小CPU核心，AMD EPYC Rome 处理器拥有多达 8 个芯片，从而使平台能够支持多达 64 个内核。目前，小芯片技术已经广泛大量应用于AMD的EPYC服务器CPU和线程撕裂者桌面CPU产品中。

在CPU取得成功之后，AMD又计划将小芯片技术引入到了GPU领域。半导体制造设备也有光罩尺寸限制，这实质上造成了一个障碍，无法制造更大的 GPU，这让后续单颗GPU芯片的性能提升非常困难。在专利中AMD提到，由于多数应用是以单个GPU为前提打造的，所以为了保留现有的应用编程模型，将小芯片设计实现在GPU上向来都是一大挑战。

为了解决这一挑战，AMD使用高带宽互连来促进小芯片之间的通信，AMD将这种交联称为 HBX。该方法具体的实现方式是将CPU连接到第一个GPU小芯片，并且用一个无源互连将L3缓存和小芯片之间的其他通道连接在一起。这意味着就 CPU而言，它与一个大GPU而不是一堆小GPU进行通信。从开发人员的角度来看，GPU模型不会发生变化。

在 COMPUTEX 2021 上，AMD 总裁兼首席执行官 Lisa Su分享了AMD在3D小芯片方面的最新进展。她表示，AMD 将继续利用 AMD 3D 小芯片技术巩固其领先的 IP 和对领先制造和封装技术的投资，这是一项封装突破，使用行业领先的混合键合方法将 AMD 的创新小芯片架构与3D堆叠相结合，提供超过200倍的互连密度，2D小芯片的数量和密度是现有 3D封装解决方案的15倍以上。与台积电密切合作率先推出的行业领先技术，其能耗也低于当前的3D解决方案，是世界上最灵活的主动对主动硅堆叠技术。